1 .QPI總線技術(shù)

Nehalem QPI總線示意圖

　　在Nehalem之前，Intel一直使用FSB前端總線作為處理器與芯片組連接的橋梁，雖然1600Mhz的前端總線對(duì)于桌面級(jí)數(shù)據(jù)處理來說已是綽綽有余，但對(duì)于數(shù)據(jù)量龐大的服務(wù)器來說，其仍然是性能的瓶頸。Nehalem因此引入了全新的串行總線QPI，QPI總線是基于數(shù)據(jù)包傳輸（packet-based）。其擁有高帶寬、低延遲的點(diǎn)到點(diǎn)互連技術(shù)等特點(diǎn)，它的傳輸速度可以達(dá)到每秒6.4G次數(shù)據(jù)。與FSB最大的不同在于，QPI不僅僅可以負(fù)責(zé)CPU與北橋通信，還可以實(shí)現(xiàn)CPU與CPU之間的相互連通。正如前文中所提到的Nehalem模塊化的特點(diǎn)，對(duì)于不同市場(chǎng)的Nehalem，可以具有不同的QPI總線條數(shù)。比如桌面市場(chǎng)的CPU，具有1條或者半條QPI總線（半條可能是用10bit位寬或單向）；DP服務(wù)器（雙CPU插座）的CPU，每個(gè)具有2條QPI總線；而MP服務(wù)器（4個(gè)或8個(gè)CPU插座）的，則每個(gè)具有4條或更多的QPI總線。

2.內(nèi)存控制器

　　在AMD整合了內(nèi)存控制器長(zhǎng)達(dá)5年之久后，Intel終于按捺不住了。為了進(jìn)一步降低處理器訪問內(nèi)存的延遲以提高處理器的性能，Intel也引入了內(nèi)存控制器的概念。

Intel 整合內(nèi)存控制器（IMC)示意圖

　　Intel的整合內(nèi)存控制器（integrated memory controller），可以支持3通道的DDR3內(nèi)存運(yùn)行在1.33GT/s（DDR3-1333），這樣總共的峰值帶寬就可以達(dá)到32GB/s。三通道的DDR3內(nèi)存，其每通道都能夠獨(dú)立操作，其處理器所集成的內(nèi)存控制器需要亂序執(zhí)行來降低延遲。

　　不過，高性能也是有高付出的，在高端平臺(tái)上，必須要三條DDR3內(nèi)存才能夠打開三通道，而且三通道內(nèi)存也并沒有加入DDR2的設(shè)計(jì)，因此用戶只能夠選擇DDR3內(nèi)存來感受內(nèi)存延遲降低的快感。

3.同步多線程技術(shù)

　　自從奔騰4時(shí)期開始，超線程技術(shù)便已經(jīng)是家喻戶曉了。在當(dāng)時(shí)31級(jí)流水線的P4上面，為了提高處理器的性能，細(xì)化的流水線可以操作不同的任務(wù)進(jìn)程。然而，在14級(jí)流水線下的Core上面，超線程技術(shù)消失了。不過這一切都是暫時(shí)的。因?yàn)镹ehalem又重新引入了類似于·超線程技術(shù)的同步多線程技術(shù)。

Nehalem同步多線程技術(shù)圖解

　　Nehalem的同步多線程（Simultaneous Multi-Threading，SMT）是2-way的，每核心可以同時(shí)執(zhí)行2個(gè)線程。這樣就可以壓縮多任務(wù)處理時(shí)所需要的總時(shí)間。同步多線程功能的好處是只需要消耗很小的核心面積代價(jià)，就可以在多任務(wù)的情況下提供顯著的性能提升，比起完全再添加一個(gè)物理核心來說要?jiǎng)澦愕枚?。并且，Nehalem因?yàn)長(zhǎng)3大緩存的設(shè)計(jì)及內(nèi)存控制器的集成使之擁有了更大的緩存和更大的內(nèi)存帶寬，而且基于Core微架構(gòu)中表現(xiàn)優(yōu)秀的分支預(yù)測(cè)設(shè)計(jì)能夠更加有效的發(fā)揮多線程的性能。

4.緩存結(jié)構(gòu)

　　在早期的奔騰D時(shí)代，由于2顆核心之間互相獨(dú)立，因此其之間的數(shù)據(jù)調(diào)配需要通過前端總線來進(jìn)行，這使得數(shù)據(jù)的處理存在非常高的延遲。在Core時(shí)代，這一情況有所好轉(zhuǎn)，因?yàn)镃ore核心共享了L2緩存，這使得數(shù)據(jù)處理延遲大大降低。而在Nehalem上，我們又看見了一種新的緩存管理機(jī)制，包含式緩存。

Nehalem緩存結(jié)構(gòu)

　　Nehalem上，8MB的L3對(duì)于前兩級(jí)來說，是完全包含式的，并且由4個(gè)核心共享，其可以處理幾乎所有的一致性流量問題，而不需要打攪到每個(gè)獨(dú)立核心的私有緩存。如果在L3中發(fā)生命中失敗，那么要訪問的數(shù)據(jù)就肯定也不在任何一個(gè)L2和L1中，不需要偵聽其它內(nèi)核。另一方面，Nehalem的L3對(duì)于緩存命中成功，也扮演著偵聽過濾器的角色。在Nehalem的L3中的每一個(gè)緩存行里，有4 bit是用來做核心確認(rèn)的，表明是哪一個(gè)核心在它的私有緩存里具有這個(gè)行的數(shù)據(jù)備份。如果一個(gè)核心確認(rèn)位被設(shè)置成0，則那個(gè)核心就不具有該行的數(shù)據(jù)備份。Nehalem使用的是MESIF緩存一致性協(xié)議（MESIF cache coherency protocol），如果兩個(gè)以上核心的確認(rèn)位都有效（設(shè)置成1），那么該緩存行就被確定是未被修改的，任何一個(gè)內(nèi)核的緩存行都不能夠進(jìn)入更改模式。當(dāng)L3緩存命中，而4個(gè)核心確認(rèn)位都是0時(shí)，就不需要對(duì)其它內(nèi)核做偵聽；而只有1個(gè)位是有效時(shí)，則只需要偵聽那一個(gè)核心。這兩種技術(shù)的聯(lián)合使用，使得L3可以盡可能的讓每個(gè)核心避免數(shù)據(jù)一致性錯(cuò)誤，這樣就給出更多的實(shí)際帶寬。
　　Nehalem的每個(gè)核心有64KB L1和256KB 必須在L3 緩存中保留數(shù)據(jù)，這就意味著在8MB的L3中，有1-1.25MB的數(shù)據(jù)是前兩級(jí)緩存中也有的數(shù)據(jù)。這也恰恰就是包含式緩存額外的開銷。

寫在最后：

　　從對(duì)Nehalem詳細(xì)的技術(shù)解析來看，它無(wú)論是對(duì)Core架構(gòu)的一個(gè)改進(jìn)也好，還是對(duì)Core的一個(gè)全面革新，其強(qiáng)勁的性能飛躍已是一個(gè)不爭(zhēng)的事實(shí)。雖然在COMPUTEX 2008展會(huì)上我們已經(jīng)看見了Nehalem的工程樣品的實(shí)物展示，但更進(jìn)一步的詳細(xì)性能測(cè)試恐怕也只有在第四季度發(fā)布之前才能夠得以真正的揭曉

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