ModelSim SE-64 2019授權版是一款專業(yè)好用的HDL語言仿真軟件，這個是ModelSim SE-64 2018的升級版本，擁有全新的性能，它為用戶提供了易于使用，統(tǒng)一的調(diào)試和仿真環(huán)境，支持VHDL，Verilog，SystemVerilog等多種混合語言，燕且增加了新的功能，提升了相應的仿真速度，除此之外，還擁有自動更新活動的功能，比如Structure窗口中選擇設計區(qū)域會自動更新Source，Signals，Process和Variables窗口。

ModelSim SE是ModelSim HDL（硬件描述語言）仿真軟件的跨平臺版本。 該軟件被歸類為軟件套件的大塊/系統(tǒng)仿真版本，而另外兩個也屬于仿真套件（ModelSim PE和ModelSim DE）的是塊/仿真系統(tǒng)程序。 HDL環(huán)境使用戶（通常是工程師）能夠測試和調(diào)試HDL模型; 這是確保HDL模型設計通過驗證的重要步驟。 它通常用于現(xiàn)場可編程門陣列（FPGA）電路設計和專用集成電路（ASIC）設計。

基礎介紹

Mentor Graphics ModelSim SE是最流行的電子設計自動化模擬器和調(diào)試環(huán)境。 它具有良好的結構和清晰的設計，可以快速訪問工作區(qū)。 ModelSim SE 2019主要用于電子設計自動化，用于開發(fā)和驗證電子模塊和系統(tǒng)，以便在現(xiàn)場可編程門陣列或集成電路上實現(xiàn)。 它是幫助設計人員處理VHDL，Verilog和SystemC的電子硬件和軟件設計解決方案的最佳軟件。 為了克服日益復雜的電路板和芯片設計領域的設計挑戰(zhàn)，有vopt性能模式。

該軟件的一般組件包括HDL編輯器，項目管理系統(tǒng)，源代碼模板，編譯數(shù)據(jù)庫和本機編譯架構，以及增量編譯。 ModelSim SE支持VHSIC硬件描述語言（VHDL）和Verilog。借助vopt性能模式，工程師可以將Verilog和混合VHDL / Verilog RTL仿真性能提高多達10倍。 借助vopt模式，門級性能也可提高4倍，容量提高2倍以上。 它還支持非?？焖俚臅r間到下一次模擬周轉，同時通過其新的黑盒使用模型（稱為b-box）保持高性能。 b-box幫助設計人員編譯不變元素并優(yōu)化一次，并在運行測試平臺的修改版本時重復使用。 在運行大量測試用例時，它可以提供高達3倍的顯著改進。

ModelSim SE-64 2019安裝授權教程

1、雙擊“modelsim-win64-2019.2-se.exe”開始解壓安裝包

2、加載完成后進入到ModelSim SE-64 2019的安裝向?qū)Ы缑?/p>

3、繼續(xù)下一步選擇軟件安裝目錄，默認為“C:\modeltech64_2019.2”

4、提示目錄不存在是否創(chuàng)建，點擊是

5、出現(xiàn)軟件的許可協(xié)議，點擊同意繼續(xù)

6、然后就會開始ModelSim SE-64 2019的安裝了

7、稍等一會兒就會完成軟件的安裝了

8、復制Crack所有文件到C:\modeltech64_2019.2\win64【默認路徑】

運行patch64_dll.bat，將生成的許可證另存為LICENSE.TXT，保存一個指定位置

9、建系統(tǒng)環(huán)境變量：

變量名：LM_LICENSE_FILE

變量值：LICENSE.TXT的路徑。

10、授權完成，Enjoy

軟件功能

一、高級代碼覆蓋率

ModelSim的高級代碼覆蓋功能和易用性降低了利用這一寶貴驗證資源的障礙。

ModelSim高級代碼覆蓋功能為系統(tǒng)驗證提供了有價值的指標。所有覆蓋信息都存儲在統(tǒng)一覆蓋數(shù)據(jù)庫(UCDB)中，該數(shù)據(jù)庫用于收集和管理高效數(shù)據(jù)庫中的所有覆蓋信息?？梢允褂梅治龃a覆蓋率數(shù)據(jù)的覆蓋實用程序，例如合并和測試排名。覆蓋結果可以交互式查看，模擬后或多次模擬運行合并后查看。代碼覆蓋度量可以按實例或設計單位報告，從而提供管理覆蓋數(shù)據(jù)的靈活性。

二、混合HDL仿真

ModelSim將仿真性能和容量與模擬多個模塊和系統(tǒng)以及實現(xiàn)ASIC門級別簽核所需的代碼覆蓋和調(diào)試功能相結合。全面支持Verilog，SystemVerilog for Design，VHDL和SystemC為單語言和多語言設計驗證環(huán)境提供了堅實的基礎。ModelSim易于使用且統(tǒng)一的調(diào)試和仿真環(huán)境為當今的FPGA設計人員提供了他們不斷增長的高級功能以及使他們的工作高效的環(huán)境。

三、有效的調(diào)試環(huán)境

ModelSim調(diào)試環(huán)境為Verilog，VHDL和SystemC提供了廣泛的直觀功能，使其成為ASIC和FPGA設計的首選。

ModelSim通過智能設計的調(diào)試環(huán)境簡化了發(fā)現(xiàn)設計缺陷的過程。ModelSim調(diào)試環(huán)境有效地顯示設計數(shù)據(jù)，以便分析和調(diào)試所有語言。

ModelSim允許在保存結果的仿真后以及實時仿真運行期間使用許多調(diào)試和分析功能。例如，coverage查看器使用代碼覆蓋率結果分析和注釋源代碼，包括FSM狀態(tài)和轉換，語句，表達式，分支和切換覆蓋率。

信號值可以在源窗口中注釋并在波形查看器中查看，通過對象及其聲明之間以及訪問文件之間的超鏈接導航簡化調(diào)試導航。

可以在列表和波形窗口中分析競爭條件，增量和事件活動?？梢暂p松定義用戶定義的枚舉值，以便更快地了解模擬結果。為了提高調(diào)試效率，ModelSim還具有圖形和文本數(shù)據(jù)流功能。

ModelSim與Mentor的旗艦模擬器Questa共享一個共同的前端和用戶界面。這樣，如果客戶需要更高的性能并支持高級驗證功能，則可以輕松升級到Questa。

軟件特色

1、統(tǒng)一的混合語言模擬引擎，易于使用和性能

2、支持的Verilog，SystemVerilog的設計，VHDL和SystemC對復雜的設計環(huán)境的有效核查

3、快速調(diào)試，易于使用，多語言調(diào)試環(huán)境

4、高級代碼覆蓋和分析 工具，可快速覆蓋范圍

5、交互式和后期模擬調(diào)試可用，因此兩者都使用相同的調(diào)試環(huán)境

6、強大的波形 比較，便于分析差異和錯誤

7、統(tǒng)一覆蓋數(shù)據(jù)庫，具有完整的交互式和HTML報告和處理功能，可以在整個項目中理解和調(diào)試覆蓋范

8、與HDL Designer和HDL Author相結合，可實現(xiàn)完整的設計創(chuàng)建，項目管理和可視化功能