HDL Designer Series(HDS) 2021破解版是一個(gè)強(qiáng)大的基于 HDL 的環(huán)境，全球各個(gè)工程師和工程團(tuán)隊(duì)使用它來分析、創(chuàng)建和管理復(fù)雜的 FPGA 和 ASIC 設(shè)計(jì)。HDL Designer Series(HDS) 不僅是功能強(qiáng)大的交互式 HDL 可視化和創(chuàng)建工具，提供從頭開始進(jìn)行設(shè)計(jì)創(chuàng)建所需要的一切，輕松創(chuàng)建、分析以及管理您的設(shè)計(jì)，將復(fù)雜的設(shè)計(jì)簡化并提高工作效率！您將擁有一整套完整的高級(jí)設(shè)計(jì)工具和編輯器，從而能夠獲得更好的方法以及更快的速度來進(jìn)行大型設(shè)計(jì)的創(chuàng)建！與傳統(tǒng)的方法不同，您可以更快的進(jìn)行代碼的分析、評(píng)估和重用，提供代碼的完整性分析、連接完整性分析、HDL 代碼質(zhì)量評(píng)估和設(shè)計(jì)可視化，在整個(gè)設(shè)計(jì)過程中，您都可以很好的掌控其細(xì)節(jié)和過程，提高生產(chǎn)力的同時(shí)實(shí)現(xiàn)可重復(fù)和可預(yù)測(cè)的設(shè)計(jì)過程。

Mentor Graphics HDL Designer 系列優(yōu)勢(shì)概述

HDL Designer 協(xié)助工程師分析、評(píng)估和可視化復(fù)雜的 RTL 設(shè)計(jì)，提供代碼完整性分析、連接完整性分析、HDL 代碼質(zhì)量評(píng)估和設(shè)計(jì)可視化。

與代碼分析密切相關(guān)的是代碼創(chuàng)建。 HDL Designer 為工程師提供了一套高級(jí)設(shè)計(jì)編輯器以促進(jìn)開發(fā)：基于接口的設(shè)計(jì)電子表格編輯器 (IBD) 和框圖、狀態(tài)機(jī)、真值表、流程圖和算法狀態(tài)機(jī)編輯器。 HDL Designer 包括一個(gè)與 EMACS/vi 兼容、支持 HDL 的文本編輯器，以補(bǔ)充這些編輯器。

與設(shè)計(jì)分析和創(chuàng)作相結(jié)合，設(shè)計(jì)管理是設(shè)計(jì)師的第三項(xiàng)重要工作。除了管理設(shè)計(jì)數(shù)據(jù)，團(tuán)隊(duì)還必須在整個(gè)設(shè)計(jì)流程中管理項(xiàng)目。

HDL Designer 通過為設(shè)計(jì)人員提供與流程、數(shù)據(jù)和版本管理解決方案中的其他設(shè)計(jì)工具的接口來解決設(shè)計(jì)管理問題。 HDL Designer 可通過 HTML、OLE、打印和圖形導(dǎo)出實(shí)現(xiàn)簡單的設(shè)計(jì)和完整的項(xiàng)目文檔。

Mentor Graphics HDL Designer 系列功能概述

以 VHDL、Verilog 和 SystemVerilog 管理復(fù)雜的 ASIC 或 FPGA 設(shè)計(jì)

加速 RTL 重用

廣泛的設(shè)計(jì)檢查規(guī)則和規(guī)則集

交互式 HDL 可視化和創(chuàng)建工具

自動(dòng)文檔功能和報(bào)告

智能調(diào)試分析

并行設(shè)計(jì)輸入和檢查

快速評(píng)估重用代碼質(zhì)量并增加設(shè)計(jì)理解

使用文本、表格和圖形高效地創(chuàng)建 RTL 設(shè)計(jì)

交互式管理設(shè)計(jì)流程和所有項(xiàng)目數(shù)據(jù)

快速生成文檔

加速 IP 存儲(chǔ)庫填充

管理和理解代碼關(guān)系

提高語言能力和結(jié)果

總結(jié)和量化代碼特征

自動(dòng)化和簡化數(shù)據(jù)管理

設(shè)計(jì)、測(cè)量和記錄實(shí)際代碼重用

技術(shù)細(xì)節(jié)和系統(tǒng)要求

支持的操作系統(tǒng)：Windows 11 / Windows 10 / Windows 8.1 / Windows 7

處理器：多核 Intel 系列或更高版本，Xeon 或 AMD 同等產(chǎn)品

內(nèi)存：4GB（推薦 8GB 或更多）

可用硬盤空間：推薦 4GB 或更多

功能特色

1、管理操作由設(shè)計(jì)管理器提供，包括一個(gè)項(xiàng)目管理器、多個(gè)設(shè)計(jì)瀏覽器、版本管理界面以及模板和任務(wù)管理器。

2、項(xiàng)目管理器允許您管理指定設(shè)計(jì)數(shù)據(jù)位置的庫映射?？梢詣?chuàng)建或修改項(xiàng)目并將其存儲(chǔ)為個(gè)人用戶或共享團(tuán)隊(duì)資源。

3、您可以打開多個(gè)設(shè)計(jì)瀏覽器以將您的設(shè)計(jì)數(shù)據(jù)顯示為設(shè)計(jì)單元、HDL文件或邏輯設(shè)計(jì)對(duì)象?？梢栽趩为?dú)的層次結(jié)構(gòu)瀏覽器中探索任何設(shè)計(jì)對(duì)象下的完整設(shè)計(jì)層次結(jié)構(gòu)。額外的瀏覽器可用于探索與源（側(cè)數(shù)據(jù)）和下游工具所需或產(chǎn)生的數(shù)據(jù)相關(guān)的額外信息，例如模擬或綜合（下游數(shù)據(jù)）。提供了一系列通用版本管理工具的接口，包括：Subversion®、IBM Rational ClearCase®和CVS。CVS包含在發(fā)行版中，當(dāng)其他系統(tǒng)在您的文件系統(tǒng)上可用時(shí)，可以選擇它們。

4、任務(wù)管理器支持下游工具和設(shè)計(jì)流程的可定制接口。

5、提供默認(rèn)任務(wù)以支持從圖形源視圖以及使用一系列行業(yè)標(biāo)準(zhǔn)工具進(jìn)行編譯、仿真和綜合的HDL生成。使用Tcl定義任務(wù)以運(yùn)行外部程序或Tcl腳本。可以將單個(gè)任務(wù)添加到流中以創(chuàng)建完整的操作序列。支持以下模擬器：ModelSim®、Questa®、Cadence®Incisive®和Synopsys®VCS®/VCSi。還為以下綜合工具提供了默認(rèn)任務(wù)：Precision®Synthesis、LeonardoSpectrum™、Synopsys®Design Compiler®和Synplify®/Synplify-Pro。為以下FPGA供應(yīng)商工具提供了直接集成：Xilinx®ISE®、Altera®Quartus®和Microsemi®Libero®。仿真分析器接口提供錯(cuò)誤交叉引用和動(dòng)畫工具以協(xié)助設(shè)計(jì)調(diào)試操作。為ModelSim和QuestaSim提供完整的調(diào)試支持。

6、模板管理器為HDL文本視圖提供默認(rèn)模板，可以對(duì)其進(jìn)行編輯以支持您的本地設(shè)計(jì)標(biāo)準(zhǔn)，包括每個(gè)視圖類型的多個(gè)替代模板。

7、設(shè)計(jì)經(jīng)理支持由每個(gè)單獨(dú)用戶維護(hù)的任務(wù)和模板，以及由團(tuán)隊(duì)管理員維護(hù)的共享團(tuán)隊(duì)資源。

8、設(shè)計(jì)管理器包括一個(gè)集成的DesignPad設(shè)計(jì)感知、語言敏感文本編輯器，用于創(chuàng)建和維護(hù)HDL文本設(shè)計(jì)文件?；蛘?，可以使用一系列外部文本編輯器來編輯和/或查看文本文件。

9、也可以使用圖形和表格編輯器進(jìn)行設(shè)計(jì)輸入。可以使用表格IO或圖形符號(hào)編輯器來描述組件接口。可以使用圖形框圖編輯器或使用基于接口的設(shè)計(jì)(IBD)視圖以表格/電子表格格式維護(hù)分層設(shè)計(jì)中設(shè)計(jì)單元之間的互連。葉級(jí)視圖可以使用HDL文本視圖指定，也可以使用狀態(tài)圖、算法狀態(tài)機(jī)、流程圖和真值表編輯器以圖形方式指定。

10、HDL2Graphics™功能可以導(dǎo)入任何完整或部分基于文本的HDL設(shè)計(jì)，并將文本描述轉(zhuǎn)換為完全可編輯的圖形或表格視圖的層次結(jié)構(gòu)。

11、與設(shè)計(jì)輸入類似，轉(zhuǎn)換后的設(shè)計(jì)結(jié)構(gòu)可以表示為圖形框圖或表格IBD視圖。葉級(jí)視圖可以表示為狀態(tài)圖、流程圖或HDL文本視圖。生成的描述可以打印或?qū)С鰹镠TML網(wǎng)頁以用于設(shè)計(jì)文檔。在Windows上，可以使用對(duì)象鏈接和嵌入(OLE)功能將任何文本或圖形視圖直接包含在文檔工具中。

12、現(xiàn)有的HDL設(shè)計(jì)可以導(dǎo)入到HDL Designer系列數(shù)據(jù)模型中，同時(shí)保持文件結(jié)構(gòu)和設(shè)計(jì)數(shù)據(jù)的完整性。導(dǎo)入的代碼可以可視化為圖形框圖、表格IBD視圖、狀態(tài)圖或流程圖，以幫助理解和記錄?？梢詫?duì)任何可視化進(jìn)行非邏輯更改。

13、版本管理可用于您導(dǎo)入的HDL文本和渲染的圖形視圖，并且設(shè)計(jì)瀏覽器可用于遍歷設(shè)計(jì)單元之間的關(guān)系。

14、ModuleWare庫提供了一系列標(biāo)準(zhǔn)組件，可以在圖形或HDL文本設(shè)計(jì)中實(shí)例化（使用DesignPad編輯器時(shí)）。HDL Designer包括DesignChecker，這是一個(gè)功能齊全的靜態(tài)設(shè)計(jì)檢查和分析工具，使每個(gè)工程師都能找到并糾正在仿真和綜合之前的設(shè)計(jì)過程早期的編碼違規(guī)?？膳渲玫幕疽?guī)則允許項(xiàng)目經(jīng)理創(chuàng)建所需的檢查，這些檢查補(bǔ)充了所提供的規(guī)則集，包括RTL綜合規(guī)則、SystemVerilog和OVM/UVM驗(yàn)證規(guī)則、復(fù)雜的設(shè)計(jì)范圍規(guī)則以及可讀性和一致性的樣式規(guī)則。策略和規(guī)則集可以在多個(gè)團(tuán)隊(duì)之間共享，具有全面的排除機(jī)制，允許在需要時(shí)放棄規(guī)則。整個(gè)設(shè)計(jì)過程中的自動(dòng)化設(shè)計(jì)檢查以及交互式違規(guī)分析和報(bào)告生成可幫助設(shè)計(jì)團(tuán)隊(duì)遵守安全標(biāo)準(zhǔn)和合規(guī)性要求。

15、HDL Designer通過其寄存器助手技術(shù)提供寄存器管理功能。注冊(cè)助手允許您在一個(gè)中心位置更改注冊(cè)規(guī)范并自動(dòng)生成/更新許多派生輸出。寄存器和存儲(chǔ)器描述可以從多種來源（包括IP-XACT、XML和電子表格(CSV)格式）導(dǎo)入到一個(gè)內(nèi)聚的、可擴(kuò)展的數(shù)據(jù)模型中，該模型描述了塊、子塊、映射、寄存器、字段和存儲(chǔ)器的層次結(jié)構(gòu)?？啥ㄖ频腄RC檢查確保數(shù)據(jù)的一致性，完整的API允許添加定制的輸入轉(zhuǎn)換器和輸出生成器。輸出包括用于驗(yàn)證的OVM和UVM寄存器包、可合成的VHDL和Verilog RTL代碼、用于驅(qū)動(dòng)程序開發(fā)的C頭文件以及用于通信和記錄保存的HTML超鏈接文檔。

16、包含的SystemVerilog-VHDL助手工具提供了可定制的模板代碼生成器，極大地促進(jìn)了復(fù)雜UVM/OVM測(cè)試平臺(tái)基礎(chǔ)設(shè)施的正確構(gòu)建創(chuàng)建。文本編輯提供拖放實(shí)例化、自動(dòng)完成和自動(dòng)連接功能以及強(qiáng)大的導(dǎo)航功能。代碼結(jié)構(gòu)可以表示為互連的UVM/OVM組件，類關(guān)系可以可視化為類圖。無論在瀏覽器、文本或圖表中如何表示，該工具都能理解給定的對(duì)象。幾個(gè)內(nèi)置瀏覽器提供了設(shè)計(jì)的不同觀點(diǎn)，并能夠在它們之間進(jìn)行交叉引用。構(gòu)建管理器自動(dòng)創(chuàng)建和執(zhí)行Makefile，以增量方式執(zhí)行編譯、分析和模擬步驟。除了Verilog RTL設(shè)計(jì)編輯支持之外，SystemVerilog-VHDL Assistant還提供了用于創(chuàng)建基于文本的VHDL RTL設(shè)計(jì)的高級(jí)編輯功能。

新增功能

1、HDL Designer

- Subversion 回滾支持

- Xilinx Vivado 2020.2 支持

- Intel Quartus Prime 20.1 標(biāo)準(zhǔn)版支持

2、SystemVerilog -VHDL Assistant

- 一般性能和穩(wěn)定性改進(jìn)

- Xilinx Vivado 2020.2 支持

3、Register Assistant

- IP-XACT 寄存器定義中的多地址塊支持

4、外部工具支持

HDL Designer Series 工具接口已經(jīng)過某些外部工具版本的測(cè)試。某些工具可能并非在所有平臺(tái)上都可用。

5、停止

使用的工具不再支持以下版本管理界面：

- ClioSoft SOS

- GNU 修訂控制系統(tǒng) (RCS)

- Microsoft 或 Mainsoft Visual SourceSafe (VSS)

6、Java 運(yùn)行時(shí)環(huán)境

SystemVerilog-VHDL 助手和注冊(cè)助手在 OpenJDK JRE 8u252 上運(yùn)行。